2022年3月，Intel、AMD、ARM、高通、三星、臺積電、ASE、Google Cloud、meta和微軟十家巨頭成立Chiplet標準聯盟，制定了通用Chiplet的高速互聯標準UCIe（Universal Chiplet Interconnect Express）。同年，作為測試測量領域優質的供應商Keysight宣布加入UCIe聯盟。
后摩爾時代的拯救者Chiplet
在過去數十年，半導體制程及工藝基本支持著摩爾定律在不斷推進，在性能不斷增強，晶體管的尺寸不斷微縮，制程工藝的節點逐漸來到3nm 2nm接近極限制程，隨之帶來的則是跳躍式的設計和制作成本增長。那么伴隨著摩爾定律逐漸放緩，我們來到了后摩爾時代，行業矚目的Chiplet（小芯片/芯粒）技術像是帶來了曙光，成為了持續提高SoC高集成度和算力密度的重要途徑，下面我們就來簡要介紹一下該技術。
形象的講Chiplet其實是一種積木游戲，通過2.5D/3D集成封裝等技術，能夠將不同工藝節點、不同功能、不同材質的芯片，如同搭積木一樣集成一個更大的系統級芯片（SoC）。追本溯源，其實Chiplet并不是一項新技術，早在十年前就被提出，像近期采用了UltraFusion封裝架構的M1 Ultra芯片就是Chiplet的成功應用，通過兩顆M1 Max晶粒的內部互連，提供了高于市面16核PC 90%運算性能。隨后由幾家巨頭主導的MCM（Multi-Chip Module）CoWoS（Chip-on-Wafer-on-Substrate）EMIB（Embedded Multi-die Interconnect Bridge）等底層先進的封裝成為主流，為chiplet的推廣提供了極大的助力。
問：那么chiplet優點在哪里呢？
答：1.通過把大芯片分割成面積較小的芯片，可有效改善生產的良率，降低晶圓制造成本。
2.可根據不同IP的需求，將不需要最先進制程的元件獨立出來，使用制程成熟的元件替換，從而進一步降低制造成本。
3.通過在芯片設計階段將SOC按功能分解成一個個芯粒，從而重復利用部分模塊化芯粒，達到降低設計難度和設計成本。
UCIe助力新興技術Chiplet
新興技術Chiplet如果要成為主流的技術，就需要統一多家供應商的各種功能芯片的各類設計、互連、接口標準，標準化Chiplets之間交互的通信互連協議。2022年3月由多家國際半導體巨頭聯合推出了UCIe 1.0 spec，該標準針對Chiplet技術建立，致力于推動芯片互聯的標準化發展，構建出相互兼容的芯片生態系統。下面我們就來簡單看一下UCIe規范相關內容。
UCIe 1.0支持不同的數據傳輸速率，位寬，凸點間隔，還有通道，來保證最廣泛的可行的互用性。UCIe中定義了一個邊帶接口使設計和驗證變得容易。其中互聯的單簇的組成單元是包含了N條單端、單向、全雙工的數據線（標準封裝N=16，高級封裝N=64），一條單端的數據線用作有效信號，一條線用于追蹤，每個方向都有一個差分的發送時鐘，還有每個方向的兩條線用于邊帶信號（單端，一條是800MHz的時鐘，一條是數據線）。高級封裝中支持把空閑的線束作為錯誤處理線束（包括時鐘，有效信號，邊帶信號等），標準封裝選項中支持位寬退化來處理錯誤。多簇的UCIe互聯可以組合起來在每條連接鏈路上提供更優的性能。
UCIe 是一種分層協議，它包含物理層（含封裝）、D2D適配層和協議層。物理層負責處理電信號、時鐘信號、鏈路訓練和邊帶信號等。D2D適配層則為chiplet提供鏈路狀態管理和參數調整。通過使用循環冗余校驗CRC和鏈路級重傳機制保證數據的可靠傳輸。此外，D2D適配層配備了底層仲裁機制用于支持多種協議，以及通過數據寬度為256字節的流量控制單元（FLIT）進行數據傳輸的底層傳輸機制。
如今，PCIe和CXL協議已經被廣泛部署在幾乎所有的板級計算單元上，因此UCIe通過在協議層本地端提供PCIe和CXL協議映射，以利用現有的生態和資源來確保各互連設備之間的無縫交互。借助PCIe和CXL，可以將已部署成功的SoC構建、鏈路管理和安全解決方案直接遷移到UCIe。UCIe還定義了一種“流協議”，可用于映射其他協議。
在UCIe 1.0定義了如下兩種類型的封裝，其中標準封裝（2D）成本效益更高，而更先進的封裝（2.5D）則是為了追求更高的功率。在實際的設計中，由多種商用的封裝方式可供選擇。UCIe規范支持這些類別中所有類型的封裝選擇。
UCIe的測試挑戰
UCIe標準化的統一架構將會大大促進Chiplet開放生態的發展，這意味著生態鏈中的不同環節IP、芯片設計、封裝設計、設計服務等需要統一和可靠的標準實現互連，各個芯粒部件和系統整合所需要嚴格的互操作測試標準，目前UCIe 1.0標準初步定義了一致性和調試的初期框架，規范組織也在規劃相應的認證體系架構，如下圖所示，在基礎規范之上，UCIe聯盟的工作組將會制定專門的測試規范，包括從物理層、適配層、協議層、對各個子部件進行互操作和一致性測試，通過標準化一致性測試流程和方法，保證芯片的可靠整合。
可以預期UCIe將面臨眾多測試挑戰，從測試可行性上需要考慮被測部件與Golden部件的互操作測試，BIST測試，環回測試，及各芯片子部件自身的電氣及協議一致性測試，從測試方法學上，面臨諸如可測試性設計等問題，對于芯片封裝級整合后，是否需要進行信號探測，目前我們也看到一些芯片公司會在芯片驗證階段設計集成封裝治具，或者使用探針臺進行精密尺寸互聯表征和信號參數表征測試，此外UCIe也定義了跨封裝的結構，通過光引擎或者電Retimer實現機柜級的互連，這種場景更接近于傳統光或電測試方法。相信在不遠的將來，UCIe聯盟的成員和測試工作組會針對這些問題進行梳理和討論，將會完成統一的測試標準和流程。
目前來說，Keysight是業內唯一完整提供從設計仿真、物理層、電氣到協議層驗證的供應商，為UCIe的設計仿真到互連和信號測試方案提供堅實基礎。下圖為是德科技針對PCIe 6.0和CXL完整的解決方案。
Keysight PCIe 6.0和CXL測試解決方案一覽
先進的封裝和半導體制造技術將會在未來的10年在計算界掀起新的革命。UCIe已經蓄勢待發，Keysight將會結合本身豐富的測試測量經驗，助力UCIe產業聯盟測試測量相關規范。
