PCIe官方組織PCI-SIG協會在2020年2月27日發布了PCIe Gen5的首版Phy Test Spec規范V0.3，其中列舉了PCIe Gen5的System和Addin Card物理層測試所需的測試項，特別需要強調的是，規范明確指出PCIe Gen5 System發送端測試將不再使用雙端口（Dual-port）的方式進行，不再需要將data和clock同時接入示波器進行測試！

規范原文: “Dual-port method wher clock and data is captured simultaneously will no longer be supported for 32GT/s.”

這就意味著，PCIe Gen5測試只需要將數據單獨接入示波器進行測試，只需要用到兩個高帶寬通道即可，而不是像某儀器廠商臆測并大肆宣傳的那樣必須使用4通道50GHz示波器才能進行Gen5測試！這對廣大PCIe5設計者來說無疑是一個福音，升級設備所需預算大幅降低，Gen5測試變得觸手可及。

什么叫Dual-port測試方法?

這種測試方法最早提出是在PCIe Gen2。為了測試System而專門引入的 - Addin Card則一直都只需要采集Data即可。Dual-Port測試的時候需要將數據和時鐘同時引入示波器中，然后用Intel提供的測試工具Sigtest進行分析，得到最終測試結果。

Sigtest使用規范要求的最小/最大的鎖相環帶寬&Peaking , 將100MHz Clock倍頻到與Data同速率（如5GHz/8GHz/16GHz），然后應用不同的相位對齊參數將Data對齊倍頻后的Clock，計算出所有這些組合里最惡劣的眼圖和抖動指標。

Dual-Port在最新Gen5中被移除?

PCIe Gen2引入Dual-Port測量方法在當時是有其現實意義的，這種測試也延續到了Gen3和Gen4，但隨著技術的發展，這種設計在Gen5已經不再有價值，因此在最新的Gen5 Phy Test Spec中被移除。規范做出這個決定是經過討論研究后慎重決定的，我們挑其中的兩點原因來簡單談談:

1、PCIe Gen2  CDR能力有限，對于33KHz-2MHz范圍內的低頻抖動 (典型例子就是SSC擴頻時鐘)的抑制能力很弱。對于帶SSC的System待測物，需要將數據和時鐘同時捕獲、互相參考才能得到準確的測量結果。而到了Gen5，無論是Common Clock還是SRIS架構都可以很好的抑制低頻抖動，不再需要參考System提供的100MHz時鐘。

2、PCIe2 Gen2的時鐘規范是很寬松的，其抖動有效值小于3.1ps即可。如果System提供的100MHz參考時鐘較差，數據參考時鐘后測出的眼圖和抖動也會較差，因此在評估Data信號質量時同時采集并對齊100MHz參考時鐘就很有必要。而到了Gen5，對Clock的品質要求大大提高，時鐘抖動有效值要求低至0.15ps，近乎理想時鐘。數據眼圖和抖動測量時使用參考時鐘或使用軟件算法時鐘已經沒有什么區別了，只需對時鐘進行單獨的測量以確保其品質就可以了。

除了只需要兩通道就可以測量PCIe5這一大好消息之外，V0.3版PCIe Phy Test Spec 還明確列舉了Gen5的測試項，這些測量項的定義和Gen4相比沒有什么大的改變。

Electrical Compliance, Preset, Transmitter / Receiver Lin Equalization, 以及Addin Card專屬的Pulse Width, Initial TxEQ, PLL Bandwidth等測量項都在Gen5里繼承下來了。

規范中還提到了一些新的變化，比如AC based Preset測試方法，將取代Gen1-4所使用的DC based測量方法；新的System/Addin Card接收機校準流程后續將會推出, Gen5測試夾具的詳細規格指標后續將會推出。

泰克PCIe物理層規范測試方案

泰克科技擁有業內完備的PCIe物理層規范測試方案，一直是行業內的佼佼者。早在2019上半年，泰克專家Dan Froelich曾在TIF和開放實驗室系列活動中，已經為中國廣大的客戶普及了PCIe Gen5測試的概念和初步方法。

泰克科技公司旨在緊隨PCIe技術發展的進程，同步發布相關的測試方案，力求為客戶提供正確、及時的測試測量手段，確保順利進行PCIe一致性測試及調試。

注：Dan Froelich和David Bouse曾是Intel在PCI-SIG的重要代表，Dan Froelich是PCI-SIG 測試規范制定工作組Serial Enabling Workgroup 前主席, David Bouse是PCIe Gen4 PHY Test Spec的第一作者。