【儀器儀表商情網 技術分析】系統設計人員正面臨越來越多的挑戰，他們需要在不降低系統組件(例如：高速 數據轉換器)性能的情況下讓其設計最大程度地節能。設計人員們可能會轉而采 用許多電池供電的應用(例如：某種手持終端、軟件無線設備或便攜式超聲波掃 描儀)，也可能會縮小產品的外形尺寸，從而需要尋求減少發熱的諸多方法。

極大降低系統功耗的一種方法是對高速數據轉換器的電源進行優化。數據轉換器設計和工藝技術的一些最新進展，讓許多新型ADC可以直接由開關電源來驅 動，從而達到最大化功效的目的。

系統設計人員們習慣在開關穩壓器和ADC之間使用一些低噪、低壓降穩壓器(LDO)，以清除輸出噪聲和開關頻率諧波(請參見圖1)。但是，這種干凈的電 源設計的代價是高功耗，因為LDO要求壓降余量來維持正常的運行。最低壓降 一般為200到500mV，但在一些系統中其可以高達1到2V(例如，ADC的3.3-V電壓軌產生自一個使用LDO的5V開關電源時)。

圖1從傳統電源轉到最大功效電源

就一個要求3.3-V電壓軌的數據轉換器而言，300mV的LDO壓降增加約10%的ADC功耗。這種效應在數據轉換器中得到放大，因為它具有更小的工藝節點和更低的電源電壓。例如，1.8V時，相同300-mV壓降增加約17%(300mV/1.8V)的ADC功耗。因此，將該鏈的低噪聲LDO去除可以產生巨大的節能效果。去除LDO還可以降低設計的板級空間、熱量以及成本。

本文闡述了包括超高性能16位ADC在內的一些TI高速ADC可在ADC性能無明顯降低的條件下直接通過開關穩壓器驅動。為了闡述的方便，我們對兩款不同的數據轉換器(一款使用高性能BiCOM技術(TI的ADS5483)，另 一款使用低功耗CMOS技術(TI的ADS6148)進行了開關電源噪聲敏感性研 究。本文的其他部分對所得結果進行了一一介紹。

BiCOM技術—ADS5483

這種工藝技術實現了寬輸入頻率范圍下的高信噪比(SNR)和高無雜散動態范圍(SFDR)。BiCOM轉換器一般還具有許多片上去耦電容和非常不錯的電源抑制比(PSRR)。我們對ADS5483評估板(ADS5483EVM)進行了電源研究，其具有一個使用TITPS5420開關穩壓器(Sw_Reg)的板上電源;一個低噪聲LDO(TI的TPS79501);以及一個外部實驗室電源使用選項。我們使用圖2所示不同結構實施了5次實驗，旨在確定ADS5483通過一個開關穩壓器直接運行時出現的性能降低情況。由于ADS5483模擬5-V電源到目前為止表現出對電源噪聲的最大敏感性，因此該研究忽略了3.3-V電源的噪聲。ADS5483產品說明書中列出的PSRR支持這種情況：兩個3.3-V電源的PSRR至少高出5-V模擬電源20 dB。

圖2使用ADS5483EVM的5次實驗電源結構

5次實驗的結構變化配置如下：

實驗1—一個5-V實驗室電源直接連接到5-V模擬輸入，同時繞過開關穩壓器(TPS5420)和低噪聲LDO(TPS79501)。使用一個板上LDO(TI的TPS79633)生成ADS5483低敏感度3.3-V模擬及數字電源的3.3-V電壓軌。

實驗2—將一個10-V實驗室電源連接到TPS5420降壓穩壓器，其使用一個5.3-V輸出。這樣可為TPS79501提供一個300-mV壓降，從而生成一個5-V電壓軌。

實驗3—使用TPS5420，從10-V實驗室電源生成一個5-V電壓軌。本實驗中， 我們繞過了TPS79501低噪聲LDO。圖3a表明，如“實驗2”連接的LDO較 好地減少了開關穩壓器的5.3-V輸出峰值電壓。但是，圖3b表明5-VVDDA電壓軌鐵氧體磁珠之后輸出沒有巨大的差異。

圖3實驗2(使用LDO)和實驗3(無LDO)的示波器截圖對比

實驗4—本實驗配置方法與“實驗3”相同，但去除了TPS5420輸出的RC緩 沖器電路，其會引起高振鈴和大開關頻率雜散。我們可在圖4中清楚的觀察到RC緩沖器電路的影響。去除LDO并沒有在鐵 氧體磁珠之后表現出明顯的差異，而去除RC緩沖器電路則會導致更大的清潔5-VVDDA電壓軌電壓峰值進入ADC。我們將在稍后詳細研究RC緩沖器電路的 影響。

圖45-VVDDA電壓軌的電源噪聲

實驗5—將一個8-Ω功率電阻連接到5-V電源，模擬如現場可編程門陣列(FPGA)等額外負載。TPS5420必須提供更高的輸出電流，并更努力地驅動其內 部開關，從而產生更大的輸出雜散。通過重復進行“實驗2”、“實驗3”和“實驗4”可以測試這種配置。

測量結果

我們利用輸入信號頻率掃描對比了5個實驗。先使用135MSPS采樣速率然后 使用80 MSPS采樣速率對三個ADS5483EVM實施了這種實驗，均沒有觀察到 巨大的性能差異。在使用135-MSPS采樣速率情況下，SNR和SFDR的頻率掃描如圖5所示。 在10到130MHz輸入頻率下SNR的最大變化約為0.1dB。SFDR結果也非 常接近;在某些輸入頻率(例如：80MHz)下，可以觀測到下降1至2dB。

圖5 10到130MHz輸入頻率掃描

5個實驗的FFT曲線圖對比(請參見圖6)顯示噪聲底限或雜散振幅沒有出現 較大的增加。使用LDO清除開關噪聲使得輸出頻譜看起來幾乎與干凈5-V實 驗室電源完全一樣。去除LDO以后，我們觀測到從開關穩壓器產生了兩個雜散， 其具有一個來自10-MHz輸入音調的約500 kHz頻率偏置。RC緩沖器電路降低這些雜散振幅約3dB，從約–108dBc降到了約–111dBc。這一值低于ADS5483的平均雜散振幅，其表明ADS5483可以在不犧牲SNR或SFDR性 能的情況下直接由一個開關穩壓器來驅動。

圖6 500-kHz偏置雜散65k-點FFT圖

RC緩沖器降壓穩壓器輸出能夠以相當高的開關速度對非常大的電壓實施開關操作。本文 中，將TPS5420的輸入電壓軌設定為10V，我們可以在輸出端觀測到許多過沖和振鈴，如圖7a所示。為了吸收一些電源電路電抗能量，我們將RC緩沖電 路添加到了TPS5420的輸出(請參見圖7b)。該電路提供了一個高頻接地通路， 其對過沖起到了一些阻滯作用。圖7a表明RC緩沖器降低過沖約50%，并且 幾乎完全消除了振鈴。我選用了R=2.2Ω和C=470pF的元件值。穩壓器的開關頻率范圍可以為500kHz到約6MHz，具體取決于制造廠商，因此可能需 要我們對R和C值進行調節。這種解決方案的代價是帶來一些額外的分流電 阻AC功耗(盡管電阻非常的小)，其降低穩壓器總功效不足1%。

圖7TPS5420開關穩壓器

我們將10MHz輸入信號標準化FFT圖繪制出來，以對比“實驗1”到“實驗4”(請參見圖8)。TPS5420的雜散在約500kHz偏置時清晰可見。緩沖器降低雜散振幅約3dB，而低噪聲LDO則完全消除了雜散。需要注意的是，RC緩沖器(無LDO)的雜散振幅約為-112dBc，遠低于ADS5483平均雜散振幅，因此SFDR性能并未降低。

圖8“實驗1”到“實驗4”的標準FFT圖

在“實驗5”中，我們將一個8-Ω功率電阻添加到5-VVDDA電壓軌，旨在模擬 電源的重負載。標準化FFT圖(請參見圖9)并未顯示出很多不同。去除RC緩 沖器以后，雜散增加約4.5dB;其仍然遠低于平均雜散振幅。

圖9添加8-Ω負載的標準化FFT圖

CMOS技術—ADS6148

當關注如何在保持較佳SNR和SFDR性能的同時盡可能地降低功耗時，我們一般利用CMOS技術來開發高速數據轉換器。但是，CMOS轉換器的PSRR一般并不如BiCOMADC的好。ADS6148產品說明書列出了25dB的PSRR， 而在模擬輸入電源軌上ADS5483的PSRR則為60dB。

ADS6148EVM使用一種板上電源，其由一個開關穩壓器(TPS5420)和一個低 噪聲、5-V輸出LDO(TPS79501)組成，后面是一些3.3-V和1.8-V電源軌的低噪聲LDO(請參見圖10)。與使用ADS5483EVM的5個實驗類似，我們 使用ADS6148EVM進行了下面另外5個實驗，其注意力只集中在3.3-VVDDA電壓軌的噪聲上面。1.8-VDVDD電壓軌外置TPS5420實驗表明對SNR和SFDR性能沒有什么大的影響。

圖10使用ADS6148EVM的5個實驗電源結構

實驗6—將一個5-V實驗室電源連接到兩個低噪聲LDO(一個使用3.3-V輸 出，另一個使用1.8-V輸出)的輸入。LDO并未給實驗室電源帶來任何有影響 的噪聲。

實驗7—將一個10-V實驗室電源連接到TPS5420降壓穩壓器，其與一個5.3-V輸出連接，像“實驗2”連接ADS5483一樣。TPS79501生成了一個過濾后的5.0-V電壓軌，其向3.3-V輸出和1.8-V輸出LDO提供輸入，如圖10所示。

實驗8—所有3.3-VVDDA電壓軌LDO均被繞過。TPS5420配置為一個3.3-V輸出，該輸出直接連接到3.3-VVDDA電壓軌。TPS79601生成1.8-VDVDD電壓軌， 并通過一個外部5-V實驗室電源供電。

實驗9—該實驗配置方法與“實驗8”相同，但去除了TPS5420輸出的RC緩 沖器電路。

實驗10—一個4-Ω功率電阻連接到TPS5420的3.3-V輸出。這樣做可極大地增加TPS5420的輸出電流，從而模擬一個附加負載。另外，像“實驗5”的ADS5483一樣，它帶來了更高的開關雜散和更多的振鈴。

圖11顯示了“實驗7”、“實驗8”和“實驗9”產生的一些3.3-VVDDA輸出波 形。有或無LDO的峰值電壓振幅存在一些差異，但RC緩沖器可降低60%的 峰值噪聲。

圖11鐵氧體磁珠后測得3.3-VVDDA電壓軌實驗示波器截圖對比

測量結果

利用輸入信號頻率掃描，通過對比“實驗6”到“實驗10”，我們可以研究ADS6148對電源噪聲的敏感性。先使用135MSPS然后使用210MSPS的采樣速率(fs)對三個ADS6148EVM進行數次實驗。我們沒有探測到有較大的性能差異。

使用135-MSPS采樣速率，SNR和SFDR的頻率掃描如圖12所示。高達300MHz輸入頻率下SNR的最大變化為0.1到0.2dB。但是，一旦移除了RC緩沖器電路，噪聲便極大增加，從而降低SNR約0.5到1dB。圖12b顯示了5次ADS6148實驗輸入頻率的SFDR變化。我們沒有觀測到 較大的性能降低。

圖12 10到300MHz的輸入頻率掃描

對比圖13所示FFT圖，我們知道了無RC緩沖器SNR稍微減少的原因。去 除RC緩沖器電路后，在ADS6148輸出能譜中，我們可以看到分布間隔約為500kHz(TPS5420開關頻率)的眾多小雜散，如圖13所示。相比ADS5483， 這些小雜散更占主導，并且因為ADS6148的固有低PSRR SNR大大降低。但 是，圖13所示FFT圖還表明添加的RC緩沖器電路較好地彌補了這一不足。

圖13大批雜散的65k點FFT圖

圖14所示標準化FFT圖表明開關穩壓器的雜散高出ADC平均噪聲層約5到6dB。其非常低，以至于其對SFDR減少無法產生影響，但卻明顯地影響了ADC的SNR。

圖14標準化FFT圖表明使用RC緩沖器的好處