Sora也好，ChatGPT也好，大模型訓練的背后是由高算力芯片所組成的大規模運算網絡。meta等巨頭一出手就是幾十萬個高算力芯片，近千億的投資來建設數據中心。而作為終端的AI產品，比如AI PC，AI手機，AI汽車，AI智能家居，依賴的就是終端產品內的算力芯片。

圖1:  典型的8xGPU算力系統

（圖片來源：https://docs.nvidia.com/dgx/dgxh100-user-guide/introduction-to-dgxh100.html ）

晶體管是芯片的基礎組成單元，晶體管的數量越多，芯片的性能越強。各大芯片設計廠家和晶圓廠，就是想方設法在有限的空間里，通過更小的工藝尺寸(如3nm)，來堆積更多的晶體管。

圖2：芯片的集成規模越來越高

晶體管工作的時候需要變化的電壓，代表邏輯1和邏輯0，進而實現計算或控制。由于開關損耗、短路功耗和漏電功耗的存在，晶體管在工作的時候會消耗掉電源功率，產生熱量。晶體管數量越來越龐大之后，散熱這個很現實的問題就擺在芯片和系統設計師的面前。處理器芯片每平方厘米的面積上，就能產生300瓦的峰值功率，算下是150瓦/平方厘米，已經超過了典型的核反應堆的功率密度了。現在的數據中心很多都已經使用浸沒式液冷來進行散熱，把服務器和算力芯片浸沒在絕緣的、導熱性良好的液體里面，通過液體的流動快速帶走熱量，比傳統的風扇散熱效率更高，但這還遠遠不夠。

圖3：Chiplet封裝示意圖，存儲單元可以多層堆疊而算力單元只能平鋪

散熱和工藝尺寸一樣，是制約晶體管的密度和規模增加的難題之一。

解決散熱的其中一個方案，就是從源頭想辦法，降低電壓。使用更低的工作電壓，將每一顆晶體管的功耗降下來，就可以堆疊更多的晶體管了。

早期的算力芯片工作電壓是5V，慢慢演化到3.3V，1.8V，1.5V，到了今天，算力芯片和高速接口芯片的工作電壓基本都在1V左右，甚至更低。這就對電源設計和測量提出了更高的要求。

低電壓條件下電源紋波

和噪聲的測試挑戰

電源是算力芯片的能量來源，是邏輯狀態的參考基準。如果電源的紋波和噪聲過大，會給高速變化的邏輯信號上產生大量抖動，進而產生誤碼（注: 誤碼即錯誤的碼元, 將邏輯1當成邏輯0, 或者將0當成1），影響芯片的性能，甚至導致芯片無法正常工作。高速信號驗證中非常重要的隨機抖動和低頻的周期性抖動，就是由于電源的噪聲和紋波所引入的。

圖4：電源紋波和噪聲

電源的紋波和噪聲測量，一直都是電源工程師們最關注的問題之一。算力芯片更低的工作電壓，導致電源留給紋波和噪聲的裕度變得更小了，給設計和測試都帶來了難題。

設計上，算力芯片普遍采用POL的降壓方式，將DC-DC變壓器盡可能靠近負載端，可以有效避免傳輸鏈路上引入的外部干擾。

測試上，使用更高精度、更低底噪的示波器，和專用的電源紋波探頭，降低測量系統引入的噪聲，才能更準確地測量電源紋波和噪聲。

電源紋波和噪聲測試解決方案

泰克的MSO6B系列示波器的底噪性能十分優異，底噪的有效值在20MHZ帶寬下低至8.68uV，1G帶寬下低至51.5uV，是準確測量電源紋波和噪聲的優選之一。

如果電源電壓是1V，示波器的底噪稍微高一點，裕量還有很大空間，是可行的嗎？這里需要了解兩個問題:

1、儀器的底噪指標用的都是有效值。而電源紋波和噪聲的測量規范，一般都是用峰峰值。峰峰值和測量樣本數相關，測量的樣本數越多，峰峰值越大，我們可以近似的認為峰峰值是有效值的10倍以上。

2、電源工程師測量底噪和紋波都會使用探頭，而探頭會引入額外的底噪。

為什么一定要用探頭呢？有幾個方面的原因，一是探頭使用便捷，二是探頭提供較高的輸入阻抗，對待測電路的影響小，三是探頭提供較大的偏置電壓，可以在測量噪聲和紋波的同時，觀察到電源直流電壓的變化。尤其當芯片的負載處于動態變化時，電源的直流電壓也會隨之改變。

示波器加上探頭，再去測量一下底噪的峰峰值，你會發現原來底噪并不小。手上有示波器和探頭的工程師不妨試試看，將示波器接上探頭，不接任何待測信號。在示波器上打開峰峰值測量，測量結果就是系統底噪。

常規的示波器和探頭，系統底噪峰峰值在5mV以上。而有些算力芯片和通信芯片，要求電源噪聲的峰峰值必須小于3mV。測量系統的底噪都這么大，測量結果怎么可能Pass呢！

為了更準確的測量電源紋波和噪聲，泰克推出了專用的電源軌探頭TPR系列，20MHZ帶寬下的底噪的峰峰值（注意是峰峰值）低至300uV，即便在4GHZ的全帶寬下，底噪的峰峰值依然只有1.3mV！而且TPR探頭還支持高達60V的偏置電壓，多種多樣的探頭附件，不僅測得準，用起來還很方便。

圖4:  泰克TPR電源軌探頭的核心指標